この求人について
機会の概要
Handshakeは、柔軟なパートタイム契約業務を通じてAI研究を支援する、経験豊富な半導体・チップ設計エンジニアを募集しています。これは従来のエンジニアリング職ではありません。チップ設計、EDA、VLSI、半導体プロセスエンジニアリング、または検証における実務業界経験を活かし、AI生成コンテンツを評価し、現役のチップエンジニアのようにAIが推論できるよう支援するフィードバックを提供していただきます。
これは継続的なプロジェクトベースの機会であり、現在の職務と並行して取り組むことができます。
業務内容
実際の設計、検証、実装、製造、テープアウトのワークフローに基づいた、専門家レベルの半導体・チップエンジニアリングの問題やシナリオを作成する
AI生成の回答について、技術的な正確性、実用的な実現可能性、業界標準やエンジニアリング実務との整合性をレビューする
デジタル・アナログIC設計、RTL、検証、物理設計、EDAフロー、半導体プロセス、および関連トピックに関する設計、方法論、前提、推奨事項を評価する
合成、シミュレーション、タイミング解析、物理実装、設計規則チェック、レイアウト、検証、テープアウトなどの領域にわたるAI生成の技術的作業を評価する
AIモデルの性能向上に役立つ、明確で構造化された書面によるフィードバックを提供する
決まったスケジュールや最低時間の要件はなく、自分のペースでタスクを完了する
プロジェクトの詳細
どこからでもリモートかつ非同期で作業できます。
最低時間の要件なしで、自分のスケジュールを設定できます。
プロジェクトの配置は現在の空き状況によって異なります。この機会が満員の場合は、追加のプロジェクトがまもなく利用可能になります。
応募資格
理想的な候補者は、以下の3つすべてを満たす方です：
業界経験 — 業界における2年以上の実務的なチップ設計、半導体、または関連エンジニアリングの経験
学位 — 電気工学、電子工学、コンピュータエンジニアリング、または密接に関連する分野の修士または博士号。電気工学またはコンピュータエンジニアリングの学士号も、強い業界経験と組み合わせる場合は資格を満たします
チップおよび半導体の専門知識 — 以下の1つ以上の領域における実証された深い専門性：
デジタルまたはアナログIC設計
VLSIおよびRTL設計
機能検証または形式的検証
物理設計、配置配線、タイミングクロージャ
EDAツールおよび半導体設計フロー
半導体製造およびプロセスエンジニアリング
テスト容易化設計（DFT）、合成、または実装
レイアウト、設計規則チェック、テープアウト
ASIC、SoC、FPGA、または関連するチップ開発
追加の資格
以下は必須ではありませんが、応募を強化します：
Cadence Virtuoso、Innovus、Synopsys Design Compiler、PrimeTime、VCS、Mentor/Siemens Calibre、ModelSim/Questa、Vivado、Quartus、または同等のツールなど、業界標準のEDAおよびチップ設計ツールの習熟
Verilog、SystemVerilog、VHDL、SPICE、またはその他のハードウェア記述言語や回路シミュレーション言語の経験
合成、静的タイミング解析、配置配線、物理検証、DRC/LVS、寄生抽出、またはその他の量産半導体ワークフローの経験
形式的検証、UVM、シミュレーション、カバレッジ解析、またはその他の検証手法の経験
半導体プロセス技術、ファウンドリ設計規則、PDK、歩留まり解析、またはプロセス統合の経験
半導体メーカー、チップ設計企業、EDA企業、エンジニアリングコンサルタント、またはIntel、NVIDIA、AMD、Qualcomm、Broadcom、Apple、Arm、Synopsys、Cadence、Siemens EDAなどの著名な雇用主での経験
全応募者に必須
米国に拠点を置くこと
優れた書面コミュニケーション能力と細部への注意力
複雑な半導体・チップ設計の概念を明確に説明する能力
リモートかつ非同期の環境で独立して作業する能力