직무 소개
기회 개요
Handshake는 유연한 파트타임 계약 업무를 통해 AI 연구를 지원할 경험 많은 반도체 및 칩 설계 엔지니어를 찾고 있습니다. 이는 전통적인 엔지니어링 역할이 아니며, 칩 설계, EDA, VLSI, 반도체 공정 엔지니어링 또는 검증 분야에서의 현장 산업 경험을 바탕으로 AI가 생성한 콘텐츠를 평가하고, AI가 현업 칩 엔지니어처럼 추론할 수 있도록 피드백을 제공하게 됩니다.
이는 현재 역할과 병행할 수 있는 지속적인 프로젝트 기반 기회입니다.
수행 업무
실제 설계, 검증, 구현, 제조, 테이프아웃 워크플로에 기반한 전문가 수준의 반도체 및 칩 엔지니어링 문제와 시나리오 작성
AI가 생성한 응답의 기술적 정확성, 실무적 타당성, 업계 표준 및 엔지니어링 관행과의 부합성 검토
디지털 및 아날로그 IC 설계, RTL, 검증, 물리 설계, EDA 흐름, 반도체 공정 및 관련 주제와 관련된 설계, 방법론, 가정, 권장 사항 평가
합성, 시뮬레이션, 타이밍 분석, 물리 구현, 설계 규칙 검사, 레이아웃, 검증, 테이프아웃 등의 영역에서 AI가 생성한 기술 작업 평가
AI 모델 성능 개선을 위한 명확하고 구조화된 서면 피드백 제공
정해진 일정이나 최소 시간 요구 없이 자신의 속도에 맞춰 작업 완료
프로젝트 세부 정보
어디서든 원격으로 비동기적으로 근무합니다.
최소 시간 요구 없이 자신의 일정을 설정합니다.
프로젝트 배정은 현재 가능 여부에 따라 달라집니다. 이 기회가 마감된 경우 추가 프로젝트가 곧 제공될 예정입니다.
자격 요건
이상적인 후보자는 다음 세 가지를 모두 충족합니다.
산업 경험 — 업계에서 2년 이상의 실무 칩 설계, 반도체 또는 관련 엔지니어링 경험
학위 — 전기공학, 전자공학, 컴퓨터공학 또는 밀접하게 관련된 분야의 석사 또는 박사 학위. 전기 또는 컴퓨터공학 학사 학위도 강력한 산업 경험과 함께라면 자격이 인정됩니다
칩 및 반도체 전문성 — 다음 영역 중 하나 이상에서 입증된 깊이:
디지털 또는 아날로그 IC 설계
VLSI 및 RTL 설계
기능 또는 형식 검증
물리 설계, 배치 및 배선, 타이밍 클로저
EDA 도구 및 반도체 설계 흐름
반도체 제조 및 공정 엔지니어링
테스트 용이성 설계(DFT), 합성 또는 구현
레이아웃, 설계 규칙 검사, 테이프아웃
ASIC, SoC, FPGA 또는 관련 칩 개발
추가 자격 요건
필수는 아니지만 지원서를 강화할 수 있는 사항:
Cadence Virtuoso, Innovus, Synopsys Design Compiler, PrimeTime, VCS, Mentor/Siemens Calibre, ModelSim/Questa, Vivado, Quartus 또는 이에 준하는 도구와 같은 업계 표준 EDA 및 칩 설계 도구 숙련도
Verilog, SystemVerilog, VHDL, SPICE 또는 기타 하드웨어 기술 및 회로 시뮬레이션 언어 경험
합성, 정적 타이밍 분석, 배치 및 배선, 물리 검증, DRC/LVS, 기생 추출 또는 기타 양산 반도체 워크플로 경험
형식 검증, UVM, 시뮬레이션, 커버리지 분석 또는 기타 검증 방법론 경험
반도체 공정 기술, 파운드리 설계 규칙, PDK, 수율 분석 또는 공정 통합 경험
반도체 제조사, 칩 설계 회사, EDA 회사, 엔지니어링 컨설팅 회사 또는 Intel, NVIDIA, AMD, Qualcomm, Broadcom, Apple, Arm, Synopsys, Cadence, Siemens EDA와 같은 인정받는 고용주에서의 경험
모든 지원자 필수 요건
미국 거주
강력한 서면 의사소통 능력 및 세부 사항에 대한 주의력
복잡한 반도체 및 칩 설계 개념을 명확하게 설명할 수 있는 능력
원격 비동기 환경에서 독립적으로 업무를 수행할 수 있는 능력