前端设计工程师

关于 Turing

Turing 总部位于美国加利福尼亚州旧金山，是全球领先的前沿 AI 实验室研究加速器，也是全球企业部署先进 AI 系统的可信赖合作伙伴。Turing 通过两种方式为客户提供支持：其一，凭借高质量的数据、先进的训练流水线，以及专注于编程、推理、STEM、多语言、多模态和智能体的顶尖 AI 研究人员，加速前沿研究；其二，运用这些专业能力，帮助企业将 AI 从概念验证转变为专有智能，让系统可靠运行、产生可衡量的影响，并为损益表带来持久成效

职位概述

我们为前沿 AI 实验室构建硬件工程训练数据和基准。作为前端设计工程师，您将把真实的 RTL 工作转化为衡量 AI 模型硬件设计能力的任务：每个任务都包含规格说明、起始设计、参考解答以及用于评分的测试。 在这一方向中，您将构建设计任务本身：基于真实 IP 的 RTL 设计、缺陷修复和 PPA（功耗、性能、面积）问题，并使用与芯片流片相同的仿真、综合和等价性检查流程进行评分。这本质上是一个前端设计职位：您编写 RTL，通过商业和开源综合工具对其进行综合，并能解释面积、时序和功耗为何呈现出这样的结果。 您产出的成果将成为这些模型学习和接受衡量的基准真值。您的规格说明、参考解答和测试将决定下一代模型对数字设计的学习内容，因此每一项都必须经得起与送去流片的设计同等的审视。

日常工作是什么样的？

• 编写设计任务：将真实 IP 转化为精确的 RTL 设计、缺陷修复和 PPA 优化任务：包括规格说明、起点，以及满足所有要求的参考解答。
• 设定 PPA 标准：运行商业和开源综合工具，建立面积、功耗和时序的基线，并设定奖励真正工程能力而非碰巧的工具设置的目标。
• 证明正确性：构建解答必须通过的隐藏测试和等价性检查，使任何设计都无法以牺牲功能来换取更好的数值。
• 攻破自己的任务：像模型那样攻击每个任务（移除逻辑、约束漏洞、未测试的边界情况），并在任务发布前堵住漏洞。

要求

• 学历：电气、电子或计算机工程专业的学士/硕士学位，或同等实践经验。
• 经验：3+ 年 ASIC 或 FPGA 项目的前端数字设计经验，涵盖从 RTL 到综合。
• RTL 设计：精通 Verilog / SystemVerilog：微架构、数据通路、有限状态机（FSM）、流水线、FIFO、跨时钟域处理和时钟门控。
• 综合与 PPA：具备带时序约束的逻辑综合实践经验。您能读懂时序和结果质量报告，并知道哪些 RTL 或约束改动会影响面积、时序或功耗。
• 商业 EDA：在业界、研究或项目工作中具备商业综合工具的实践经验：Cadence Genus、Synopsys Design Compiler / Fusion Compiler，或者针对 FPGA 目标的 AMD Vivado（包括 Vitis HLS 流程）。
• 开源 EDA：具备直接使用或通过 OpenLane / LibreLane 流程使用 Yosys 进行开源综合的实践经验，以及直接使用或在 cocotb 下使用 Icarus Verilog 或 Verilator 进行开源仿真的经验。
• 验证：使用 cocotb（Python）或 SystemVerilog 编写自检测试平台，并具备波形级调试能力。
• 脚本：使用 Python 和 Tcl 实现流程自动化；熟悉 Linux、Git 以及基于 Docker 的环境。每个任务都是这样运行的。

与 Turing 合作做自由职业者的福利

• 在完全远程的环境中工作。
• 有机会与领先的 LLM 公司合作，参与前沿 AI 项目。

录用详情

• 投入要求：每周至少 40 小时，每天与 PST 有 4 小时的重叠时间。
• 用工类型：合同工任务（不含医疗/带薪假期）
• 合同期限：2 个月（可根据合作情况调整）
• 地点：

评估流程

• 交付面试